FPGA:逻辑函数的代数法化简
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FPGA:逻辑函数的代数法化简
精选 原创逻辑函数的最简形式
1.化简逻辑函数的意义
两个电路的逻辑功能完全相同。但简化电路使用的逻辑门较少,体积小且成本低。
化简的意义:根据化简后的表达式构成的逻辑电路简单,可节省器件,降低成本,提高工作的可靠性。
2.逻辑函数的常见表达形式
“与-或”表达式:也称为 “积之和 (Sum of Products,SOP)”表达式;
“或-与”表达式:也称为 “和之积(Products of Sum, POS)”表达式。
简化标准(最简的与-或表达式)
乘积项的个数最少(与门的个数少);
每个乘积项中包含的变量数最少(与门的输入端个数少)。
化简的主要方法:
1.公式法(代数法)
运用逻辑代数的基本定律和恒等式进行化简的方法。
2.图解法(卡诺图法)
逻辑变量的个数受限。
逻辑函数的代数化简法
$A+\bar{A} B=A+B $
已知逻辑函数表达式为
要求:(1)最简的与-或逻辑函数表达式,并画出逻辑图;
(2)仅用与非门画出最简表达式的逻辑图。
试对逻辑函数表达式 进行变换,仅用或非门画出该表达式的逻辑图。
参考文献:
- Verilog HDL与FPGA数字系统设计,罗杰,机械工业出版社,2015年04月
- Verilog HDL与CPLD/FPGA项目开发教程(第2版), 聂章龙, 机械工业出版社, 2015年12月
- Verilog HDL数字设计与综合(第2版), Samir Palnitkar著,夏宇闻等译, 电子工业出版社, 2015年08月
- Verilog HDL入门(第3版), J. BHASKER 著 夏宇闻甘伟 译, 北京航空航天大学出版社, 2019年03月
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