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        有过c、java编程语言经验的朋友，是否还记得曾经自己是如何学习编程语言的？一开始的时候，为了学习语法，我们练习的代码可能都比较少。主要是一些简单的逻辑判断、循环和小算法之类的内容。等到这一切都ok之后，就开始慢慢编写一些复杂的功能了。这个时候，如果再将所有的代码集中在同一个源文件当中，就会显得非常臃肿了。我至今还记得，当初硕士论文中设计的代码，就是全部放在一个文件中的，前前后后大约有5000行左右。

        回到今天的主题，其实编写verilog也是一样的。一方面，曾经的小功能可以变成独立的模块，方便我们将来调用；另外一方面，对于相似的逻辑内容，也可以抽象成单独的一个模块来处理；最后，也是很重要的一点，我们要学会利用别人开发好的模块，这样可以快速拓展自己的能力边界，这点有点类似于使用第三方SDK。只是，纯软件模块和verilog不一样的地方，就是每一次模块实例化都是实实在在的电路，这和函数调用几乎不花成本是完全不一样的。

        为了说明如何做一个基于模块开发的项目，我们可以写一个简单的计时工具。即，上电后，数码管开始计时，每1s计时一次，一共可以累计到99999秒，再重新恢复为0。

1、准备进位代码

        所谓进位代码，就是看有没有进位传上来，有没有进位送出去，当前应该显示的数据是什么。有了这么一个进位，其实就构成了基本的6位数显示方法。

2、数码管的显示

        前面的章节，我们说过。一个6节的数码管，会有6个sel信号，8个数据信号。但是，6个数码管每一个都有自己的数字，这应该如何处理？想来想去，唯一可行的办法就是通过快速刷新，利用人的视觉残留效应，误以为数码管的显示是连贯的。

3、数码管的解码

        相比较而言，数码管的解码就很简单的。主要是根据需要显示的数字，点亮数码管上面不同部分的led灯。

4、模块的整合

        有了上面3个模块的编写，下面就可以开始他们的整合了，一起构建一个完整的功能模块。整个过程并不复杂，大家看一下代码就了解相关的流程了。

        模块中的调用顺序是这样的，

        代码的组成是这样的，

5、RTL显示

        综合完毕后，如果大家有兴趣需要看下RTL综合后的效果，可以选择“RTL Viewer”，

        如图所示，上图中绿色的部分就是子模块。如果需要了解里面的细节，点击模块左上方的田字格即可，类似于这样，

6、pin脚bind

7、所有这些都完成值之后，就可以开始实验了

        很多时候，模块的拆解整合是需要反复进行的，并不意味着马上就可以做对。来来去去、反反复复都是常有的事情。不过还是要相信自己，每一次的思考、每一次的修正都会让自己有所改进的。