学fpga（hls之BlockDesign）
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用hls生成了ip之后，驱动也有了，verilog代码也有了。下面最重要的一步就是把ip加入到整个BlockDesign里面去，这个流程也是非常重要的。
1、准备hls代码
2、综合、导出RTL
注意Configuration里面的Version设置成0.0.0，不然可能编译不过。
3、确认RTL压缩包生成，解压一下
4、重新利用vivado创建工程，注意选择的芯片类型必须和hls选定的芯片类型一致，不然有可能发现不了ip。接着还需要创建一个block design，这是zynq开发的一个必要环节。
5、添加ip catalog目录，用于发现ip
6、验证确认Led_twinkle是不是真的已经加入到ip repository里面去了
7、依次选择zynq和Led_twinkle，选择自动连线，
因为在led_twinkle_0里面有一个输入信号key、一个输出信号led需要进行配置。所以这部分的话在使用的时候，最好右击+make external一下，同时搭配一个constrain文件，这样就完全没有问题了。
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